原理圖設(shè)計

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ESP32-C3 系列芯片的核心電路只需要 20 個左右的電阻電容電感和 1 個無源晶振，以及 1 個 SPI flash。為了能夠更好地保證 ESP32-C3 系列芯片的工作性能，本章將詳細(xì)介紹 ESP32-C3 系列芯片的原理圖設(shè)計。

下圖所示為 ESP32-C3 的核心電路參考設(shè)計，您可以將它作為您的原理圖設(shè)計的基礎(chǔ)。

ESP32-C3 系列芯片參考設(shè)計原理圖?

ESP32-C3 系列芯片的核心電路圖的設(shè)計有以下重要組成部分：

電源

上電時序與復(fù)位

Flash

時鐘源

射頻

UART

Strapping 管腳

GPIO

ADC

USB

下文將分別對這些部分進(jìn)行描述。

電源電路設(shè)計的通用要點有：

使用單電源供電時，建議供給 ESP32-C3 的電源電壓為 3.3 V，最大輸出電流至少 500 mA。

建議在總電源入口處添加 ESD 保護(hù)器件。

有關(guān)電源管腳的更多信息，請查看 ESP32-C3 系列芯片技術(shù)規(guī)格書 > 章節(jié) 電源。

ESP32-C3 的 管腳 17 VDD3P3_CPU 為數(shù)字電源管腳，工作電壓范圍為 3.0 V ~ 3.6 V。建議在電路中靠近數(shù)字電源管腳處添加 0.1 μF 電容。

管腳 VDD_SPI 作為輸出電源時，由 VDD3P3_CPU 通過 RSPI 電阻后供電，電壓典型值為 3.3 V。因此，VDD_SPI 相對 VDD3P3_CPU 會有一定電壓降。建議在靠近 VDD_SPI 管腳處添加 一個 1 μF 電容。

VDD_SPI 也可以連接到外部電源，由外部電源輸入供電。

當(dāng) VDD_SPI 無需為外部供電時，亦可作為 GPIO 使用。

注意

當(dāng)使用 VDD_SPI 給封裝內(nèi)或封裝外的 3.3 V flash 供電時，需要滿足 flash 的工作電壓要求，一般應(yīng)保證電壓在 3.0 V 以上。此時，VDD_SPI 不能用作 GPIO。

ESP32-C3 系列芯片數(shù)字電源電路圖如圖 ESP32-C3 系列芯片數(shù)字電源電路圖 所示。

ESP32-C3 系列芯片數(shù)字電源電路圖?

ESP32-C3 的 VDDA 和 VDD3P3 管腳 為模擬電源管腳，工作電壓范圍為 3.0 V ~ 3.6 V。

對于 VDD3P3，當(dāng) ESP32-C3 工作在 TX 時，瞬間電流會加大，往往引起電源的軌道塌陷。所以在電路設(shè)計時建議在 VDD3P3 的電源走線上增加一個 10 μF 電容，該電容可與 0.1 μF 電容搭配使用。

另外，在靠近 VDD3P3 處還需添加 LC 濾波電路，用于抑制高頻諧波，同時請注意該電感的額定電流最好在 500 mA 及以上。

其余電源管腳請參考圖 ESP32-C3 系列芯片模擬電源電路圖 放置相應(yīng)的去耦電容。

ESP32-C3 系列芯片模擬電源電路圖?

ESP32-C3 的 VDD3P3_RTC 管腳為 RTC 電源管腳，建議在電路中靠近該電源管腳處添加 0.1 μF 去耦電容。

請注意該電源不可以作為備用電源單獨供電。

RTC 電源電路圖如圖 ESP32-C3 系列芯片 RTC 電源電路圖 所示。

ESP32-C3 系列芯片 RTC 電源電路圖?

ESP32-C3 的 CHIP_EN 管腳為高電平時使能芯片，為低電平時復(fù)位芯片。

當(dāng) ESP32-C3 使用 3.3 V 系統(tǒng)電源供電時，電源軌需要一些時間才能穩(wěn)定，之后才能拉高 CHIP_EN，激活芯片。因此，CHIP_EN 管腳上電要晚于系統(tǒng)電源 3.3 V 上電。

復(fù)位芯片時，復(fù)位電壓 VIL_nRST 范圍應(yīng)為 (–0.3 ~ 0.25 × VDD) V。為防止外界干擾引起重啟，CHIP_EN 管腳引線需盡量短一些。

圖 ESP32-C3 系列芯片上電和復(fù)位時序圖 為 ESP32-C3 系列芯片的上電、復(fù)位時序圖。

ESP32-C3 系列芯片上電和復(fù)位時序圖?

上電和復(fù)位時序參數(shù)說明見表 上電和復(fù)位時序參數(shù)說明。

參數(shù)

說明

最小值 (μs)

tSTBL

CHIP_EN 管腳上電晚于電源管腳上電的延時時間

50

tRST

CHIP_EN 電平低于 VIL_nRST 從而復(fù)位芯片的時間

50

注意

CHIP_EN 管腳不可浮空。

為確保芯片上電和復(fù)位時序正常，一般采用的方式是在 CHIP_EN 管腳處增加 RC 延遲電路。RC 通常建議為 R = 10 k?，C = 1 μF，但具體數(shù)值仍需根據(jù)實際的電源特性配合芯片的上電、復(fù)位時序進(jìn)行調(diào)整。

如果應(yīng)用中存在以下場景：

電源緩慢上升或下降，例如電池充電；

需要頻繁上下電的作；

供電電源不穩(wěn)定，例如光伏發(fā)電等。

此時，僅僅通過 RC 電路不一定能滿足時序要求，有概率會導(dǎo)致芯片無法進(jìn)入正常的工作模式。此時，需要增加一些額外的電路設(shè)計，比如：

增加復(fù)位芯片或者看門狗芯片，通常閾值為 3.0 V 左右；

通過按鍵或主控實現(xiàn)復(fù)位等。

ESP32-C3 支持的外部 flash 最大可到 16 MB，使用 VDD_SPI輸出電源供電。建議如圖 ESP32-C3 系列芯片封裝外 Flash 電路圖 所示在 SPI 線上預(yù)留串聯(lián)電阻（初始可使用 0 ?），主要作用為降低驅(qū)動電流，減小對射頻的干擾，調(diào)節(jié)時序，提升抗干擾能力等。

對于 ESP32-C3 封裝內(nèi)有 SPI flash 的芯片型號，flash 管腳不能再被外部使用為其他用處。

ESP32-C3 系列芯片封裝外 Flash 電路圖?

ESP32-C3 外部可以有兩個時鐘源：

外置主晶振時鐘源（必選）

RTC 時鐘源（可選）

目前 ESP32-C3 系列芯片固件僅支持 40 MHz 晶振。

ESP32-C3 的無源晶振部分電路如圖 ESP32-C3 系列芯片無源晶振電路圖。注意，選用的無源晶振自身精度需在 ±10 ppm。

ESP32-C3 系列芯片無源晶振電路圖?

XTAL_P 時鐘走線上請放置一個串聯(lián)元器件，可以是電阻或者電感，初始建議使用 24 nH，用來減弱晶振高頻諧波對射頻性能的影響，最終值需要通過測試后確認(rèn)。

外部匹配電容 C1 和 C2 的初始值可參考以下公式來決定：

其中 CL （負(fù)載電容）的值可查看所選擇晶振的規(guī)格書，Cstray 的值為 PCB 的寄生電容。C1 和 C2 的最終值需要通過對系統(tǒng)測試后進(jìn)行調(diào)節(jié)確定。調(diào)試方法如下：

通過 認(rèn)證測試工具，選擇 TX tone 模式。

使用綜測儀或者頻譜儀查看 2.4 GHz 信號，解調(diào)得到實際頻偏。

通過調(diào)整外置負(fù)載電容，把頻偏調(diào)整到 ±10 ppm（建議）以內(nèi)。

當(dāng)中心頻率偏正時，說明等效負(fù)載電容偏小，需要增加外置負(fù)載電容。

當(dāng)中心頻率偏負(fù)時，說明等效負(fù)載電容偏大，需要減小外置負(fù)載電容。

通常兩個外置負(fù)載電容相等，在特殊情況下，也可以有略微差異。

備注

盡管 ESP32-C3 內(nèi)部帶有自校準(zhǔn)功能，但是自身頻偏過大（例如大于 ±10 ppm）、工作溫度范圍內(nèi)穩(wěn)定度不高等晶振本身的質(zhì)量問題仍然會影響芯片的正常工作，導(dǎo)致射頻指標(biāo)性能下降。

建議晶振的幅值大于 500 mV。

如果出現(xiàn)功能性的 Wi-Fi 或藍(lán)牙無法連接，排除軟件原因后，可以采用上文中的方法，通過調(diào)節(jié)晶振的電容來保證頻偏滿足要求。

ESP32-C3 支持外置 32.768 kHz 的無源晶振作為 RTC 時鐘。使用外部 RTC 時鐘源是為了使時間更準(zhǔn)確，從而降低平均功耗，但對于功能沒有任何影響。

外置 32.768 kHz 無源晶振的電路如圖 ESP32-C3 系列芯片外置 32.768 kHz 無源晶振電路圖 所示。

ESP32-C3 系列芯片外置 32.768 kHz 無源晶振電路圖?

請注意 32.768 kHz 晶振選擇要求：

等效內(nèi)阻 (ESR) ≤ 70 k?。

兩端負(fù)載電容值根據(jù)晶振的規(guī)格要求進(jìn)行配置。

并聯(lián)電阻 R 用于偏置晶振電路，電阻值要求 5 M? < R ≤ 10 M?。該電阻一般無需上件。

如果不需要該 RTC 時鐘源，則 32.768 kHz 晶振的管腳也可配置為通用 GPIO 口使用。

ESP32-C3 系列芯片的射頻電路主要由三部分組成：PCB 板射頻走線、芯片匹配電路、天線及其匹配電路。各部分電路應(yīng)滿足以下設(shè)計規(guī)范：

PCB 板射頻走線：需進(jìn)行 50 ? 阻抗控制。

芯片匹配電路：請盡量靠近芯片放置，優(yōu)先采用 CLC 結(jié)構(gòu)。

CLC 結(jié)構(gòu)主要用于阻抗匹配及諧波抑制，空間允許的情況下可以再加一組 LC。

芯片匹配電路如圖 ESP32-C3 系列芯片射頻匹配電路圖 所示。

天線及其匹配電路：為保證輻射性能，建議天線的輸入阻抗為 50 ? 左右。為保險起見，推薦在靠近天線位置增加一組 π 型匹配電路，用于調(diào)節(jié)天線的輸入阻抗。如果經(jīng)過仿真可以確保天線阻抗點為 50 ? 左右，并且空間較小，則可以不加天線端的匹配電路。

ESP32-C3 系列芯片射頻匹配電路圖?

射頻匹配網(wǎng)絡(luò)的參數(shù)值和 PCB 板有關(guān)，不要直接使用模組的匹配值，須按照下述射頻調(diào)試進(jìn)行確認(rèn)。

圖 ESP32-C3 射頻調(diào)試示意圖 展示了射頻調(diào)試的大概過程。

ESP32-C3 射頻調(diào)試示意圖?

將芯片匹配電路靠近芯片的端口定義為端口 1，將其靠近天線的端口定義為端口 2，則 S11 用來描述從端口 1 反射回來的信號功率與輸入信號功率之比，如果匹配阻抗與芯片阻抗共軛，則傳輸性能最佳。S21 用來描述從端口 1 到端口 2 的信號功率傳輸損耗。如果 S11 接近芯片共軛阻抗點 (35+j0)，且 S21 在 4.8 GHz 和 7.2 GHz 頻率下小于 -35 dB，則匹配電路可滿足傳輸要求。

將芯片匹配電路的兩端分別接到綜測儀上，測試其信號反射參數(shù) S11 及傳輸參數(shù) S21。調(diào)試該匹配電路中元件的數(shù)值，直至 S11 和 S21 滿足上述要求。如果芯片的 PCB 板嚴(yán)格設(shè)計遵循章節(jié) PCB 版圖布局 里的規(guī)范，用戶可以參考表 匹配電路元器件推薦數(shù)值范圍 來調(diào)試該匹配電路。

位號

推薦數(shù)值范圍

物料編號

C11

1.2 ~ 1.8 pF

GRM0335C1H1RXBA01D

L2

2.4 ~ 3.0 nH

LQP03TN2NXB02D

C12

1.8 ~ 1.2 pF

GRM0335C1H1RXBA01D

如果射頻貼片器件采用 0201 物料，靠近芯片端匹配電路的 PCB 設(shè)計需要采用短截線。如果天線輸入阻抗不是 50 歐姆，建議額外增加一組射頻匹配用于天線調(diào)諧。

如果使用或生產(chǎn)環(huán)境中對靜電敏感，建議在靠近天線側(cè)預(yù)留 ESD 保護(hù)器件。

備注

如果不需要使用射頻功能，射頻管腳可以懸空。

U0TXD 線上建議串聯(lián) 499 ? 電阻用于抑制 80 MHz 諧波。

UART0 通常作為下載和 log 打印的串口。關(guān)于如何使用 UART0 進(jìn)行下載，請參考章節(jié) 下載指導(dǎo)。

其他 UART 可以作為通信的串口，管腳可以通過軟件配置到任意空閑的 GPIO 上。同樣在 TX 線上建議預(yù)留串聯(lián)電阻用于抑制諧波。

請注意使用 AT 固件時，固件里配置了 UART 的 GPIO，可以參考 硬件連接，建議使用默認(rèn)配置。

芯片每次上電或復(fù)位時，都需要一些初始配置參數(shù)，如加載芯片的啟動模式等。這些參數(shù)通過 strapping 管腳控制。復(fù)位放開后，strapping 管腳和普通 IO 管腳功能相同。

所有的 strapping 管腳信息，可參考 ESP32-C3 系列芯片技術(shù)規(guī)格書 > 章節(jié) Strapping 管腳。下面主要介紹和啟動模式有關(guān)的 strapping 管腳信息。

芯片復(fù)位釋放后，GPIO2、GPIO8 和 GPIO9 共同決定啟動模式，詳見表 芯片啟動模式控制。

啟動模式

GPIO2 1

GPIO8

GPIO9

默認(rèn)配置

–（浮空）

–（浮空）

1（上拉）

SPI Boot (default)

1

任意值

1

Joint Download Boot 2

1

1

0

GPIO2 實際不控制 SPI Boot 和 Joint Download Boot 模式，但由于管腳毛刺強(qiáng)烈建議將此管腳上拉。

Joint Download Boot 模式下支持以下下載方式：

USB-Serial-JTAG Download Boot

UART Download Boot

Strapping 管腳的時序參數(shù)包括 建立時間 和 保持時間。更多信息，詳見圖 Strapping 管腳的時序參數(shù)圖 和表 Strapping 管腳的時序參數(shù)說明。

Strapping 管腳的時序參數(shù)圖?

參數(shù)

說明

最小值 (ms)

tSU

建立時間，即拉高 CHIP_EN 激活芯片前，電源軌達(dá)到穩(wěn)定所需的時間

0

tH

保持時間，即 CHIP_EN 已拉高、strapping 管腳變?yōu)槠胀?IO 管腳開始工作前，可讀取 strapping 管腳值的時間

3

注意

不要在 GPIO9 管腳處添加較大的電容，以免影響芯片上電啟動。

ESP32-C3 系列芯片通過 IO MUX 表格或者 GPIO 交換矩陣功能來配置 GPIO。IO MUX 表格中是默認(rèn)的外設(shè)管腳配置，GPIO 交換矩陣用于將可以配置的外設(shè)信號傳輸至 GPIO 管腳。更多關(guān)于 IO MUX 和 GPIO 交換矩陣的信息，請參考 ESP32-C3 技術(shù)參考手冊 > 章節(jié) IO MUX 和 GPIO 交換矩陣。

部分外設(shè)的 GPIO 管腳是固定的，部分是可以任意配置的，具體信息請參考 ESP32-C3 系列芯片技術(shù)規(guī)格書 > 章節(jié) 外設(shè)管腳分配。

使用 GPIO 時，請注意：

Strapping 管腳的上電狀態(tài)。

請注意 GPIO 復(fù)位后的默認(rèn)配置，詳見表 IO MUX 管腳功能。建議對處于高阻態(tài)的管腳配置上拉或下拉，或在軟件初始化時開啟管腳自帶的上下拉，以避免不必要的耗電。

避免使用 flash 占用的管腳。

上電過程中，部分管腳會有毛刺，詳見表 芯片上電過程中的管腳毛刺。

管腳名稱

管腳序號

功能 0

功能 1

功能 2

復(fù)位

說明

XTAL_32K_P

4

GPIO0

GPIO0

—

0

R

XTAL_32K_N

5

GPIO1

GPIO1

—

0

R

GPIO2

6

GPIO2

GPIO2

FSPIQ

1

R

GPIO3

8

GPIO3

GPIO3

—

1

R

MTMS

9

MTMS

GPIO4

FSPIHD

1

R

MTDI

10

MTDI

GPIO5

FSPIWP

1

R

MTCK

12

MTCK

GPIO6

FSPICLK

1*

G

MTDO

13

MTDO

GPIO7

FSPID

1

G

GPIO8

14

GPIO8

GPIO8

—

1

—

GPIO9

15

GPIO9

GPIO9

—

3

—

GPIO10

16

GPIO10

GPIO10

FSPICS0

1

G

VDD_SPI

18

GPIO11

GPIO11

—

0

—

SPIHD

19

SPIHD

GPIO12

—

3

—

SPIWP

20

SPIWP

GPIO13

—

3

—

SPICS0

21

SPICS0

GPIO14

—

3

—

SPICLK

22

SPICLK

GPIO15

—

3

—

SPID

23

SPID

GPIO16

—

3

—

SPIQ

24

SPIQ

GPIO17

—

3

—

GPIO18

25

GPIO18

GPIO18

—

0

USB, G

GPIO19

26

GPIO19

GPIO19

—

0*

USB

U0RXD

27

U0RXD

GPIO20

—

3

G

U0TXD

28

U0TXD

GPIO21

—

4

—

復(fù)位：

各管腳復(fù)位后的默認(rèn)配置：

0 – 輸入關(guān)閉，高阻（IE = 0）

1 – 輸入使能，高阻（IE = 1）

2 – 輸入使能，下拉電阻使能（IE = 1，WPD = 1）

3 – 輸入使能，上拉電阻使能（IE = 1，WPU = 1）

4 – 輸出使能，上拉電阻使能（OE = 1, WPU = 1）

0* – 輸入關(guān)閉，上拉電阻使能（IE = 0，WPU = 0，USB_WPU = 1），具體見說明

1* – eFuse 的 EFUSE_DIS_PAD_JTAG 位為

0 時（初始默認(rèn)值），管腳復(fù)位后輸入使能，上拉電阻使能（IE = 1， WPU = 1）

1 時，管腳復(fù)位后輸入使能，高阻（IE = 1）

說明：

R – 管腳具有模擬功能。

USB – GPIO18、GPIO19 為 USB 管腳。

USB 管腳（GPIO18 和 GPIO19）默認(rèn)開啟 USB 功能，此時管腳是否上拉由 USB 上拉電阻決定。USB 上拉電阻由 USB_SERIAL_JTAG_DP/DM_PULLUP 控制，具體阻值可通過 USB_SERIAL_JTAG_PULLUP_VALUE 位控制，詳見 ESP32-C3 技術(shù)參考手冊 > 章節(jié) USB 串口/JTAG 控制器。

USB 管腳關(guān)閉 USB 功能時，用作普通 GPIO，默認(rèn)禁用管腳內(nèi)部弱上下拉電阻，可通過 IO_MUX_FUN_WPU/WPD 配置。

G – 管腳在芯片上電過程中有毛刺，具體見表 芯片上電過程中的管腳毛刺。

管腳名稱

毛刺類型 3

典型持續(xù)時間 (ns)

MTCK

低電平毛刺

5

MTDO

低電平毛刺

5

GPIO10

低電平毛刺

5

U0RXD

低電平毛刺

5

GPIO18

高電平毛刺

50,000

低電平毛刺：管腳在持續(xù)期間維持低電平輸出狀態(tài)

高電平毛刺：管腳在持續(xù)期間維持高電平輸出狀態(tài)

使用 ADC 功能時，請靠近管腳添加 0.1 μF 的對地濾波電容，精度會更準(zhǔn)確一些。

請注意 ADC2 未在工廠校準(zhǔn)，優(yōu)先推薦使用 ADC1。部分芯片版本的 ADC2 無法工作，詳見 ESP32-C3 系列芯片勘誤表 (PDF)。

ADC 經(jīng)硬件校準(zhǔn)和 軟件校準(zhǔn) 后的結(jié)果如以下列表所示。如需更高的精度，可選用其他方法自行校準(zhǔn)。

當(dāng) ATTEN=0，有效測量范圍為 0 ~ 750 mV 時，總誤差為 ±10 mV。

當(dāng) ATTEN=1，有效測量范圍為 0 ~ 1050 mV 時，總誤差為 ±10 mV。

當(dāng) ATTEN=2，有效測量范圍為 0 ~ 1300 mV 時，總誤差為 ±10 mV。

當(dāng) ATTEN=3，有效測量范圍為 0 ~ 2500 mV 時，總誤差為 ±35 mV。

ESP32-C3 系列芯片集成了一個 USB 串口/JTAG 控制器，作為兼容 USB 2.0 全速模式的設(shè)備。

GPIO18 和 GPIO19 可以分別作為 USB 的 D- 和 D+，線上建議預(yù)留串聯(lián)電阻（初始值可為 0 ?）和對地電容（初始可不上件），并注意靠近芯片端放置。

請注意 USB_D+ 管腳會輸出一些電平，因此請?zhí)砑由侠瓉泶_定初始的高電平。

ESP32-C3 系列芯片也支持通過 USB 進(jìn)行下載和 log 打印，下載指導(dǎo)請參考章節(jié) 下載指導(dǎo)。