DHR TDC芯片的性能測試

高精度時間測量是核與粒子物理實驗中讀出電子學(xué)的核心任務(wù)之一，諸多能實現(xiàn)精密時間測量的方法已經(jīng)被提出，而其中基于定時甄別加TDC(time-to-digital converter)的結(jié)構(gòu)便是其中一個主流技術(shù)路線[1]。TDC作為該技術(shù)路線的主要組成部分在諸多物理場合中都有很好的應(yīng)用[2]，比如在ATLAS(A Toroidal LHC ApparatuS)的MDT(Monitored Drift Tube chambers)探測器中TDC ASIC(Application Specific Integrated Circuit)直接集成在前端電子學(xué)中參與信號的時間量化及數(shù)據(jù)傳輸[3-4]，在BESIII(Beijing Spectrometer III)飛行時間(Time-of-Flight, ToF)監(jiān)控系統(tǒng)中也將TDC作為時間測量模塊的關(guān)鍵部分之一[5]。TDC在其他領(lǐng)域也有廣泛應(yīng)用，比如在無線傳感網(wǎng)絡(luò)以及物聯(lián)網(wǎng)市場中迅速發(fā)展的ADPLL(All-Digital Phase-Locked Loop)中用于時鐘相位差測量[6-7]，在醫(yī)療成像領(lǐng)域中逐漸興起的ToF正電子發(fā)射計算機(jī)斷層成像技術(shù)(Positron Emission Tomography, PET)[8-9]里TDC通過測量射線抵達(dá)探測器的到達(dá)時間用于計算相應(yīng)的位置信息，等等。隨著對其的結(jié)構(gòu)及性能探索的不斷深入，越來越多TDC類型得以發(fā)展，并在對應(yīng)領(lǐng)域有著優(yōu)異的表現(xiàn)[10]。

模擬型TDC是較早得以發(fā)展的一類TDC，其主要設(shè)計思想是先利用TAC(Time-to-Amplitude Converter)將時間間隔轉(zhuǎn)化為電壓信號，再配合后端電路比如ADC(Analog-to-Digital Converter)實現(xiàn)時間數(shù)字化[2]。為了進(jìn)一步提高精度，可以采用時間放大原理進(jìn)行設(shè)計，比如基于雙斜坡放大的電路結(jié)構(gòu)[11]。盡管模擬型TDC通過細(xì)致的結(jié)構(gòu)優(yōu)化以及版圖調(diào)整后可以實現(xiàn)很好的時間性能，但模擬電路的固有特性使其易受到噪聲、干擾及電壓波動等因素的影響，這促使人們進(jìn)一步發(fā)展數(shù)字型TDC。

高精度數(shù)字型TDC中的典型代表有基于門延遲單元的鏈型或者環(huán)形振蕩器型TDC[12-14]，其使用低延遲單元進(jìn)行時間內(nèi)插從而實現(xiàn)門延遲級別時間測量，電路拓?fù)浣Y(jié)構(gòu)簡單。相比于模擬型TDC，除了數(shù)字電路固有的較好的抗噪聲特點，伴隨著工藝的發(fā)展，延遲單元所能實現(xiàn)的最小延遲不斷減小，因此可以實現(xiàn)的時間精度也不斷提升。數(shù)字型TDC可以進(jìn)一步分為FPGA(Field-Programmable-Gate-Array)TDC和ASIC TDC兩種類型。前者利用FPGA內(nèi)部資源，如延遲線或者查找表，可以實現(xiàn)高精度的數(shù)字TDC設(shè)計[15]，F(xiàn)PGA可編程重構(gòu)的特性使此類TDC設(shè)計的周期大為縮短，并提升了應(yīng)用的靈活性。然而，由于FPGA屬于通用型器件，在實現(xiàn)TDC設(shè)計時無法做到資源最優(yōu)化目標(biāo)下的專用化設(shè)計，尤其在大規(guī)模使用時因其成本高、效能比低等因素受到諸多限制。而ASIC TDC在這些方面優(yōu)勢明顯，可以大大提高資源利用率，降低電路功耗，提高系統(tǒng)集成度從而降低平均成本[3]。

考慮到基于環(huán)形振蕩器型TDC ASIC設(shè)計在拓?fù)渖闲枰獙⒀舆t鏈彎曲成環(huán)形結(jié)構(gòu)，在彎曲處勢必會引入延遲的不一致，為了克服這一點需要額外的電路設(shè)計進(jìn)行補(bǔ)償[16]。就此方面考慮延遲鏈型TDC結(jié)構(gòu)簡單，能夠較好地進(jìn)行緊湊版圖設(shè)計，提高集成度。基本延遲鏈TDC使用簡單的門電路比如反相器作為延遲單元，單元首尾相連構(gòu)成延遲鏈結(jié)合采樣電路實現(xiàn)時間量化功能，電路能測量的最小時間間隔就是單個反相器延遲。但是該TDC基本單元延遲會受到工藝、電壓以及溫度(PVT)影響而變化，此時基于DLL(Delay-Locked Loop)的受控延遲鏈型TDC便是一種能減輕PVT影響的常用結(jié)構(gòu) [17-19]。

結(jié)合上述討論，針對國內(nèi)外大型粒子物理實驗中對百皮秒量級的TDC一直有著較高需求[3, 20-21]，本研究團(tuán)隊在180 nm CMOS工藝上基于DLL結(jié)構(gòu)實現(xiàn)了原型TDC ASIC設(shè)計，芯片命名為Delay-locked loop based High Resolution TDC，簡稱DHR TDC。該ASIC工作旨在為了滿足未來該領(lǐng)域物理實驗的需求，需要發(fā)展國內(nèi)自主設(shè)計TDC ASIC以作準(zhǔn)備。考慮到TDC本身的核心指標(biāo)在于位寬(bin size)及RMS精度，此原型芯片指標(biāo)希望達(dá)到200 ps bin size，時間精度好于100 ps RMS。

為評估原型芯片性能，本論文將設(shè)計電子學(xué)測試模塊，構(gòu)建測試系統(tǒng)并進(jìn)行性能測試，需完成對該TDC芯片的位寬、時間精度、DNL(Differential NonLinearity)以及INL(Integral NonLinearity)等指標(biāo)的測量。